技术文章—如何提升存储器良率

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所属分类:半导体

数据是人们生活中不可或缺的重要组成部分。受制于容量限制,人们往往需要定期地从设备上删除“无用的”文件以释放存储空间。然而,许多人并没有定期清理文件的习惯,这消耗了大量存储空间,并在更大程度上增加了人们对存储的需求。存储器的两种主要形式是 NAND flash 和DRAM。其中,DRAM是动态的、易变的,存取速度非常快,这使它非常适合于在短时间内存储数据。相反,NAND flash 是非易失的,这意味着它具有良好的保存能力,并且可以较好地用于人们对长期的低成本存储要求。随着电子消费市场需求的不断增加,更高的速度、更高的密度和更低的生产成本已经成为这两种存储类型的主要目标。

如果说降低成本是半导体产业不断向前发展的最大动力之一,那么如何提升和保持高良率则是每一种新工艺和新产品从试产到大规模量产后所要面临的最严峻考验。在这种情况下,工艺和设备的控制技术及量测和检测等技术对于良率提升非常重要。本文从工艺控制、设备监控和在线检测及其遇到的困难与挑战方面重点讨论了如何保持和维持高水准的良率,并在此基础上给出了对未来的展望。

先进存储器的良率控制难题

先进存储器的快速发展,伴随而来的是器件结构、材料、图案形成技术等都要发生或大或小的改变。更小的特征尺寸和高集成度也带来了许多物理缺陷,致使芯片生产商面临着良率偏低和产品功能性失效的问题。

据报道,2018年初才推出的QLC NAND产品正遭遇良率问题,此类产品的良率据称普遍不足50%。考虑到由此带来的次品充斥市场等影响,预计2019年上半年,3D QLC芯片的低良率可能会影响到整个市场,进一步搅乱存储芯片的市场价格。无独有偶,去年下半年Intel发布的首款消费级QLC固态硬盘660p,采用全新主控制器及64层堆叠技术,目前也遇到了同样的问题,良率只有48%,也就是说产品过半数要报废掉。相比之下,其64层TLC闪存良率已经达到了90%以上。

先进的3D NAND存储器面临的低良率问题,非常易于理解,如图1所示。给出了3D NAND器件的典型结构,其中与堆叠相关的电容结构的制造涉及到了几种最重要的关键工艺。另外,对于先进的DRAM器件,其存储节点电容也具有类似的结构。很明显,与平面器件不同,垂直集成放宽了对3D NAND 器件的光刻要求,取而代之的是将最复杂的工艺挑战转移到沉积和刻蚀上。尽管其工艺尺寸没有缩小,但3D NAND 中的每个新节点都会把器件带到更高的垂直堆叠层数,给制造工艺也提出了许多独特的工艺控制要求,使之不断地给良率提升带来巨大的挑战。

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图1典型的3D NAND结构示意图(来源:https://semiengineering.com/ )

高深宽比存储结构面临的挑战

对于3D NAND而言,首当其冲的第一大挑战便是几十层甚至上百层薄膜堆叠材料的生长。每家芯片生产商都有其独特的技术,使用不同的工艺和材料也就顺理成章了。例如,三星堆叠结构采用的是交替生长的氮化硅和二氧化硅层,而其他厂商可能采取氧化物和多晶硅的交替生长方式。不管具体的工艺如何,随着更多层数的重复进行,面临的共同挑战是在高产量下如何生长具有精确厚度和良好均匀性的薄膜,否则在堆叠结构生长过程中,极易出现应力和缺陷控制问题,而且堆叠层在应力作用下往往会发生弯曲或翘曲现象,这会直接影响后续多重曝光时的垂直套刻的精度。另外,薄膜的厚度、均匀性、重复性也会严重影响存储单元有源区的性能和后续光刻和刻蚀工艺的一致性和匹配程度。由此可见,成功实现薄膜堆叠层沉积的关键在于严格控制每一层薄膜的应力并确保良好的工艺一致性,这是保持产品高良率的决定性因素。

除此之外,沟道孔的刻蚀及字线图形形成期间形貌的变异性及缺陷,字线金属填充时出现的各种缺陷问题,以及在接触孔和阶梯间连接时极易发生的短路现象等,都给3D NAND的工艺控制带来了许多不同于平面器件的新型挑战,进而将直接影响到器件的良率上。如图2给出了几个典型示例。

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图2 3D NAND器件HAR结构面临的主要挑战(来源:LAM)

DRAM面临的挑战包括存储节点电容形貌的变异性和缺陷、位线缺陷以及缩小特征尺寸而采用多重曝光技术导致的光刻对准偏差等,图3中给出了一个典型的结构示意图。改进这些工艺需要在开发阶段就克服缺陷、CD偏差、对准偏差和形貌控制等方面的挑战,就能实时同步检测生产工艺以尽早发现各种问题,而不是等到工艺结束后再来寻找发生问题的原因。有些挑战已经有非常明确的工艺控制和解决方案,而还有些挑战则仍处于开发验证阶段。在这些复杂的存储结构中,解决这些问题需要采用多种监控方法。

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图3 DRAM器件HAR结构示意图(来源:RSC)

设备监控

当涉及到颗粒缺陷时,最好从一开始就能避免它们。在之后的图案化步骤中,颗粒会转化为影响良率的致命缺陷,如桥接和开路,在图4中给出了一些常见的典型缺陷类型。最大限制地控制和避免缺陷对于HAR电容结构来说至关重要,特别是在3D NAND器件制造过程中,因为它的交替薄膜生长工艺过程包含了许多层材料的持续无间断的堆叠。清洁的工艺设备不会允许任何粒子掉入堆叠的薄膜中,因此,确保加工设备的清洁水平是避免掩埋型颗粒缺陷的非常好的方法。无图案的晶圆检测可以通过高采样率的形式来监控关键设备的腔室,以快速发现任何颗粒相关的问题。然而,还有一些缺陷由于形成机制的缘故,有可能只是在带有图案化的晶圆片上才会表现出来,这在具体的产品上经常能够看到。因此,全面的设备监控策略还应该包括对具有图案化的晶圆进行充分的采样,而不能仅仅通过无图案化的检测来判断。

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图4 一些典型的缺陷类型(来源:SPIE)

全面的设备监控策略的另一个重要方面是设备的腔体监控。这里提供一个常见的例子:单个刻蚀设备内以及设备之间的温度、工艺参数、刻蚀速率等重要表征参数都需要良好匹配,才能有助于在晶片上实现非常均匀的刻蚀形貌,确保不同设备间沟道孔形状的高度一致性。这种均匀性对于HAR结构的微米级深度刻蚀尤其重要,因为要达成严格的埃级精度要求。腔体的温度监控可以在设备上通过设定软件自动进行,以便能够把当前收集到的数据与基准数据进行比较,并在检测到异常或偏移时能够快速发现问题并加以及时地修正。

为了使设备监控能够有效工作,加工设备的工艺条件应尽可能地接近实际的生产环境。必然注意的是,温度监控应该在“等离子体开启”的刻蚀条件下进行,无图案化的监控则应基于与产品相一致的真实薄膜堆叠结构。由于产品的工艺集成方案往往极其复杂,设备的监控策略往往还需要与其他检测方法相搭配,例如采用在线的手段对晶圆的关键特征进行高灵敏度检查和测量。

在线监测与控制

具有HAR结构的存储器产品,需要对晶圆表面及其下方检测到的不同类型的颗粒或缺陷进行相应的处理。

如果在HAR结构中发现掩埋型缺陷怎么办?通常检查可以在工艺的多个步骤中完成,以便能够在源头处便发现缺陷。然而,在3D NAND 中,沟道孔刻蚀之前的薄膜堆叠结构是在一个工艺步骤中完成的,没有机会暂停工艺进行检查。如上面所讨论的,在理想情况下,工艺工程师可以通过保持非常干净的设备来避免掩埋型颗粒缺陷,但是有时候也会在工艺过程中发生与工艺集成相关的缺陷,导致其很难控制。图5中给出了两种典型的情况,前者在牺牲层材料去除后形成,这有可能从腐蚀液中引入,也有可能设备受到了粘污。不管如何,它对后续工艺造成的直接影响是金属栅电极无法顺利地生长,导致字线发生断路现象。显然,这将直接影响到器件的电学性能、可靠性及良率,而且如果无法及时的发现缺陷的来源,往往还可能导致更多的产品受到污染。

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图5 3D NAND器件中的两种典型掩埋型缺陷(来源:SPIE)

很多时候,无法通过单纯的设备维护来发现掩埋型缺陷问题,这促使半导体产业界不断寻求可用于掩埋型缺陷检测的可替代性的在线无损检查方法。当前,一些较为简单的检测问题已经得到非常好的解决,例如在交替薄膜生长过程中出现的掩埋型缺陷,由于其可以改变周围环境并在顶部表面引起扰动,而能够通过高灵敏度的晶圆检测设备来表征。对于圆形沟道孔,这种扰动可能导致CD变化约10%,给良率带来非常明显的影响。另一种解决掩埋型缺陷的检查方法是使用晶片的破坏性回刻蚀来暴露工艺问题,例如刻蚀不足之类的缺陷,然后再在高灵敏度的设备上进行缺陷检查。

与此同时,经过多年的探索与发展,工艺工程师们还采用了各种基于计量学的在线控制手段,来研究诸如刻蚀形貌、套刻对准和工艺窗口之类的图案化形成时出现的问题。对于3D NAND和DRAM器件,光学散射测量的方法对HAR结构仅能提供非常有限的信息,而像TEM这样的破坏性实验室技术

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